A Systolic Accelerator for Parametric Surface Modelling (Articolo in rivista)

Type

• Articolo in rivista (Classe)
• Prodotto della ricerca (Classe)

Label

• A Systolic Accelerator for Parametric Surface Modelling (Articolo in rivista) (literal)

Anno

• 1991-01-01T00:00:00+01:00 (literal)

Alternative label

• A. Valenzano; P. Montuschi, L. Ciminiera (1991)
  A Systolic Accelerator for Parametric Surface Modelling
  in IEE proceedings. Part E. Computers and digital techniques; IEE The Institution of Electrical Engineers, London (Regno Unito)
  (literal)

Http://www.cnr.it/ontology/cnr/pubblicazioni.owl#autori

• A. Valenzano; P. Montuschi, L. Ciminiera (literal)

Pagina inizio

• 223 (literal)

Pagina fine

• 231 (literal)

Http://www.cnr.it/ontology/cnr/pubblicazioni.owl#url

• http://ieeexplore.ieee.org/xpls/abs_all.jsp?arnumber=81900 (literal)

Http://www.cnr.it/ontology/cnr/pubblicazioni.owl#numeroVolume

• 138 (literal)

Rivista

• IEE proceedings. Part E. Computers and digital techniques (Rivista)

Http://www.cnr.it/ontology/cnr/pubblicazioni.owl#pagineTotali

• 9 (literal)

Http://www.cnr.it/ontology/cnr/pubblicazioni.owl#numeroFascicolo

• 4 (literal)

Note

• ISI Web of Science (WOS) (literal)
• Scopu (literal)
• Google Scholar (literal)

Http://www.cnr.it/ontology/cnr/pubblicazioni.owl#affiliazioni

• P. Montuschi, L. Ciminiera: Dip. di Automatica e Informatica, Politecnico di Torino, Torino, Italy A. Valenzano: Centro di Studi per l'Elaborazione Numerale dei Segnali, CNR, Torino, Italy (literal)

Titolo

• A Systolic Accelerator for Parametric Surface Modelling (literal)

Abstract

• Two classes of systolic architectures are presented that are able to compute bicubical B-spline or Bezier polynomial coefficients and carry out polynomial evaluations. Using a pair of full arrays it is possible to compute all the coefficients in parallel, and to evaluate the polynomials for a given surface, as well as provide a speedup factor of more than 1500 compared with the single processor computation. An alternative solution is to partition both tasks into smaller sub-tasks so that a reduced size of the array is required. This allows a reasonable tradeoff between the speed needs and the VLSI implementation requirements to be achieved. (literal)

Editore

• IEE The Institution of Electrical Engineers (Editore)

Prodotto di

• Istituto di elettronica e di ingegneria dell'informazione e delle telecomunicazioni (IEIIT) (Istituto)

Autore CNR

• ADRIANO VALENZANO (Persona)

Insieme di parole chiave

• Parole chiave di "A Systolic Accelerator for Parametric Surface Modelling" (Insieme di parole chiave)

Incoming links:

Prodotto

• Istituto di elettronica e di ingegneria dell'informazione e delle telecomunicazioni (IEIIT) (Istituto)

Autore CNR di

• ADRIANO VALENZANO (Persona)

Editore di

• IEE The Institution of Electrical Engineers (Editore)

Http://www.cnr.it/ontology/cnr/pubblicazioni.owl#rivistaDi

• IEE proceedings. Part E. Computers and digital techniques (Rivista)

Insieme di parole chiave di

• Parole chiave di "A Systolic Accelerator for Parametric Surface Modelling" (Insieme di parole chiave)